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date
Nov 22, 2024
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FPGA
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FPGA
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上次编辑时间
Nov 24, 2024 08:19 AM
AI summary
[!note] 由于 Quartus 的 VWF 仿真只能仿真很短的时间，而且 Vivado 仿真的时候也需要添加激励信号，因此需要编写 testbench 文件进行激励仿真。
Testbench 文件结构
编写 testbench 的目的是为了测试 module 的功能、性能是否符合设计的预期。验证设计的功能包括以下步骤：
- 产生合适的激励波形：该激励通常要覆盖被测 HDL 模块所有可能产生的输入状态；
- 将产生的激励信号加入到 DUT 中并观察其响应：即将 DUT 模块例化的 Testbench 中，运行仿真测试；
- 将输出的响应与期望值比较。
Testbench 的结构一般模块如下：
代码示例
时钟激励输入示例
复位激励输入示例
仿真控制语句和系统任务描述
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